Digital Verilog Simulation
Simulación VHDL
Verilog-A y AMS
TINA también incluye un potente motor de simulación Verilog digital. La ventaja de Verilog en comparación con VHDL es que es más fácil de aprender y comprender; sin embargo, hay más características en VHDL.
TINA puede convertir los modelos Verilog y los otros componentes digitales en código VHDL sintetizable y, mediante el software Webpack de Xilinx, usted puede generar el archivo de flujo de bits que describe la implementación del diseño y luego cargarlo a los chips FPGA de Xilinx.
En el siguiente circuito se compara el mismo circuito sumador completo mediante VHDL y Verilog.
La parte esquemática es la misma, solo los códigos en las macros son diferentes.
Puede hacer doble clic en las macros de VHDL o Verilog y presionar Abrir Macro para ver todos los detalles y editar el código si lo desea. Las partes esenciales son muy similares:
| Verilog | VHDL |
| assign S = A ^ B | S <= (A xor B) |
| assign C = A & B | C <= (A and B) |
Si se ejecuta el Análisis de Temporización Digital desde el menú Análisis. Aparecerá el siguiente diagrama:
Puede ver que las señales de salida de ambos modelos son exactamente iguales.