Цифровое VHDL моделирование

VHDL (VHSIC (сверхбыстродействующая ИС) язык описания аппаратного обеспечения) - это язык описания аппаратуры IEEE - стандарта, использующийся разработчиками электроники для описания и моделирования чипов и систем до момента производства.

7 и выше версии TINA в настоящее время включают мощный механизм цифрового VHDL моделирования. Любая цифровая схема в TINA может быть автоматически преобразована в VHDL код и проанализирована как VHDL проект. Кроме того, вы можете проанализировать широкий диапазон аппаратного обеспечения, доступного в VHDL и определить свои собственные цифровые компоненты и аппаратное обеспечение в VHDL. Большое преимущество не только то, что это IEEE стандарт, но также что он может быть реализован автоматически в программируемых логических устройствах, таких как FPGA и CPLD.

TINA может генерировать синхронизируемый VHDL код наряду с соответствующим UCF файлом, если флажок Генерировать синхронизируемый код помечен в меню Анализ/Опции. Вы можете сохранить созданные VHD и UCF файлы с помощью команды “Создать VHD & UCF файл” в T&M меню. Вы можете прочитать эти файлы с помощью бесплатной Xilinx утилиты Webpack, сгенерировать битовый поток файла, описывающий реализацию проекта и тогда загрузить его в Xilinx FPGA чип.

Пример: Следующая схема представляет собой счетчик, описанный в VHDL.

 

Запустив Анализ / Цифровое VHDL моделирование даст следующую диаграмму:

 

Если вы дважды щелкните по блоку счетчика в TINA и нажмете кнопку Ввести Макрос, вы сможете увидеть VHDL код, описывающий счетчик.

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
----------------------------------------------------
ENTITY counter is port( 
  clock: in std_logic;
  clear: in std_logic;
  QA, QB, QC, QD: out std_logic);
  END counter;
----------------------------------------------------
ARCHITECTURE behv of counter is 

  signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
 -- behavioral description of the counter
 process(clock, clear)
  begin
  if clear = '1' then
  Pre_Q <= "0000";
  elsif (clock='1' and clock'event) then

  QA <= Pre_Q(0);
  QB <= Pre_Q(1);
  QC <= Pre_Q(2);
  QD <= Pre_Q(3);

  Pre_Q <= Pre_Q + 1;
  end if;
  end process; 
END behv;

В TINA вы можете изменить VHDL код и сразу же увидеть эффект.

Измените линию Pre_Q <= Pre_Q + 1; выше на Pre_Q <= Pre_Q + 2; и закройте окно.

Теперь Анализ / Цифровое VHDL моделирование дает следующую диаграмму–

Вы можете изучить данную схему в интерактивном режиме TINA .