VHDL-Simulation

VHDL (Virtual Hardware Description Language) ist eine Hardware-Beschreibungssprache nach IEEE- Standard, die von Elektronikentwicklern benutzt wird, um ihre Chips und Systeme vor der Herstellung zu beschreiben und zu simulieren.

TINA v7 und höhere Versionen enthalten nun auch eine leistungsfähige digitale VHDL-Simulations-Engine. Jeder digitale Schaltkreis in TINA kann automatisch in VHDL-Code umgewandelt und als VHDL-Design analysiert werden. Zusätzlich dazu können Sie einen weiten Bereich an Hardware analysieren, der in VHDL zur Verfügung steht und Ihre eigenen digitalen Komponenten und Hardware in VHDL definieren. Der große Vorteil von VHDL ist nicht nur, dass es eine Hardware-Beschreibungssprache nach IEEE-Standard ist, sondern auch dass es automatisch in programmierbaren Logik-Bauelementen, wie FPGAs und CPLDs, realisiert werden kann.

TINA kann synthetisierbaren VHDL-Code zusammen mit der entsprechenden UCF-Datei erzeugen, wenn das Kontrollkästchen Synthetisierbaren Code erzeugen im Menü Analyse/Optionen markiert ist. Sie können die erzeugten VHD- und UCF-Dateien mit dem Befehl "VHD- & UCF-Datei erzeugen" im Menü T&M speichern. Sie können die Dateien mit dem kostenlosen Xilinx Webpack lesen und die Bitstream-Datei erzeugen, welche die Implementation des Designs beschreibt, und sie dann in Xilinx FPGA-Chips laden.

Um unsere erste VHDL-Analyse durchzuführen, öffnen Sie den Schaltkreis FULL_ADD.TSC im Ordner EXAMPLES/VHDL. Der folgende Schaltkreis erscheint:

 

Running Analysis / Digital VHDL simulation, gives the following diagram:

 

If you double-click on the Counter block in TINA and press the Enter Macro button you can see the VHDL code defining the Counter.

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
----------------------------------------------------
ENTITY counter is port( 
  clock: in std_logic;
  clear: in std_logic;
  QA, QB, QC, QD: out std_logic);
  END counter;
----------------------------------------------------
ARCHITECTURE behv of counter is 

  signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
 -- behavioral description of the counter
 process(clock, clear)
  begin
  if clear = '1' then
  Pre_Q <= "0000";
  elsif (clock='1' and clock'event) then

  QA <= Pre_Q(0);
  QB <= Pre_Q(1);
  QC <= Pre_Q(2);
  QD <= Pre_Q(3);

  Pre_Q <= Pre_Q + 1;
  end if;
  end process; 
END behv;

In TINA you can change the VHDL code and see the effect immediately.

Change the line Pre_Q <= Pre_Q + 1; above to Pre_Q <= Pre_Q + 2; and close the dialog.

Now Analysis / Digital VHDL simulation yields the following diagram–

You can also study this circuit in TINA's Interactive Mode.